VHDL數(shù)字系統(tǒng)設計

前言

　　數(shù)字系統(tǒng)設計是電子信息類專業(yè)本科生的主要專業(yè)課程之一。隨著專用集成電路（ASIC）技術的發(fā)展，以通用集成電路為主的傳統(tǒng)設計方法，已經(jīng)不能適應目前的數(shù)字系統(tǒng)設計要求。我們于1998年在電子信息類專業(yè)的本科生教學中開設了基于硬件描述語言VHDL的數(shù)字系統(tǒng)設計課程，積累了一些教學經(jīng)驗?！　”緯窃诳偨Y數(shù)字系統(tǒng)設計課程教學經(jīng)驗的基礎上，參考有關文獻資料和其他教材編寫而成的。主要針對教學課時有限的情況下，使學生能夠較快地掌握利用電子設計自動化（EDA）工具設計數(shù)字系統(tǒng)的方法，同時學習與數(shù)字集成電路和可編程邏輯器件（PLD）有關的基本知識?！　〉?章從介紹數(shù)字集成電路和可編程邏輯器件的基本知識入手，逐步介紹數(shù)字系統(tǒng)的設計工具和設計方法，以及與之相關的知識產(chǎn)權核（IPCore）和優(yōu)化設計等概念，使讀者對數(shù)字系統(tǒng)設計有一個較全面的初步了解。第2章至第4章，將硬件描述語言VHDL作為設計手段，向學生介紹基于VHDL的數(shù)字系統(tǒng)設計方法，并盡力體現(xiàn)描述、劃分、綜合和驗證等工作在數(shù)字系統(tǒng)設計中的運用，同時強調(diào)了基于寄存器的設計和可綜合的寄存器傳輸級（RTL）編碼原則。第5章通過一個三相六拍順序脈沖發(fā)生器的設計實例，從QuartusII集成開發(fā)環(huán)境的安裝和授權文件設置開始，將一個VHDI_一描述的硬件實現(xiàn)過程展示給讀者。第6章展示了一些典型數(shù)字單元電路的VHDL描述實例。在實踐教學中，可以將這些實例改動后作為實驗項目開設實驗課，使讀者將理論學習與實踐動手有機結合，鞏固所學知識。第7章將VHDL標準設計庫中的標準程序包（STAN.DARD）、文本輸入／輸出程序包（TEXTIO），和IEEEVHDL設計庫中的StdJ，ogic_1164、Stdj，ogic-Arith、Std_I，ogic-LJnsigned、Stdj，ogic.一Signed等常用程序包的源代碼，特別是一些包體的源代碼介紹給學生，讓學生學習和了解VHDI一共享機制的描述技巧。.　　建議本課程的授課時數(shù)為50～60學時，其中包括16～20學時的實驗課時，即理論學時與實踐學時之比約為2：1?！　”緯饕衫钚馈埡Ｑ嗑帉?，在本書第7章的編寫過程中，得到了姚利華同學的熱心幫助，在此表示衷心感謝！另外參與編寫的還有管殿柱、宋一兵、李文秋、田東、宋綺、趙景波、趙景偉、張洪信、王獻紅、付本國、談世哲、張軒、劉平、張憲海、林晶、林琳、柴永生、宿曉寧、齊薇、馬震、李仲等。

內(nèi)容概要

　　《VHDL數(shù)字系統(tǒng)設計》是一本重點介紹硬件描述語VHDL及其數(shù)字系統(tǒng)設計、應用的專業(yè)圖書。全書包含5部分內(nèi)容，第1章從數(shù)字集成電路和可編程邏輯器件的基本知識入手，逐步介紹數(shù)字系統(tǒng)的設計工具和設計方法，以及與之相關的知識產(chǎn)權核（IPCore）和優(yōu)化設計等概念；第2章至第4章將硬件描述語言VHDL作為設計手段，介紹基于VHDL的數(shù)字系統(tǒng)設計方法；第5章通過一個具體實例展示了VHDL，描述的硬件實現(xiàn)過程；第6章展示了一些典型數(shù)字單元電路的VHDL描述實例；第7章將一些常用程序包的源代碼——特別是包體的源代碼介紹給讀者，以便了解VHDL共享機制的描述技巧?！　　禫HDL數(shù)字系統(tǒng)設計》內(nèi)容淺顯，邏輯清晰，知識與實例緊密結合，適合電子信息工程、通信工程、計算機、自動化等專業(yè)師生，也可作為授課教材或者主要參考書。

書籍目錄

第1章 概論1.1 數(shù)字集成電路分類1.1.1 按生產(chǎn)工藝分類1.1.2 按生產(chǎn)目.的分類1.1.3 按制造方法分類1.2 可編程邏輯器件簡介1.2.1 PLD的分類1.2.2 PLD的發(fā)展歷程1.3 數(shù)字系統(tǒng)的設計工具與設計流程1.3.1 數(shù)字系統(tǒng)設計自動化技術的發(fā)展歷程1.3.2 、數(shù)字系統(tǒng)的設計流程1.4 知識產(chǎn)權核（Core，IP Core）1.5 數(shù)字系統(tǒng)設計中的其他問題1.5.1 優(yōu)化設計1.5.2 時鐘信號與復位信號設計1.5.3 數(shù)字系統(tǒng)的可觀察性設計1.6 本章小結1.7 習題第2章 硬件描述語言VHDL入門2.1 VHDL的由來2.2 位全加器的描述實例2.3 基本的VHDL模型結構2.3.1 設計實體2.3.2 實體聲明2.3.3 結構體2.4 VHDL標識符2.4.1 基本標識符2.4.2 擴展標識符2.5 VHDL對象2.6 VHDL數(shù)據(jù)類型和子類型2.6.1 文字2.6.2 標量類型2.6.3 復合類型2.6.4 子類型2.6.5 類型轉換2.7 屬性2.8 運算符與聚合賦值2.8.1 算術運算符2.8.2 邏輯運算符2.8.3 關系運算符2.8.4.連接運算符2.8.5 聚合賦值2.9 本章小結2.1 0習題第3章 VHDL基本語句3.1 仿真與延遲3.1.1 仿真△機制3.1.2 延遲3.2 進程語句與WAIT語句3.2.1 進程語句3.2.2 WAIT語句3.3 順序語句3.3.1 變量賦值語句3.3.2 信號賦值語句3.3.3多驅動源信號——決斷信號3.3.4 IF語句3.3.5 CASE語句3.3.6 NULL語句3.3.7 I+OOP語句3.3.8 NEXq語句與EXIT語句3.3.9 過程調(diào)用語句與RETLJRN語句3.3.1 0斷言語句與REPORT語句3.4 并行語句3.4.1 塊語句3.4.2 并行信號賦值語句3.4.3 并行過程調(diào)用語句3.4.4 并行斷言語句3.4.5 元件例化語句3.4.6 生成語句3.5 本章小結3.6 習題第4章 VHDL.深入4.1 子程序4.1.1 函數(shù)4.1.2 過程4.2 程序包和設計庫4.2.1 程序包4.2.2 預定義程序包4.2.3 十字路口交通信號燈控制器4.3 重載4.3.1 子程序重載4.3.2 運算符重載4.4 決斷信號與決斷函數(shù)4.4.1 決斷信號的聲明4.4.2 決斷函數(shù)4.5 配置4.5.1 默認連接和默認配置4.5.2 己件配置4.5.3 結構體中聲明的元件配置4.5.4 塊的配置4.6 本章小結4.7 習題第5章 VHDL 描述的實現(xiàn)5.1 EDA集成軟件QuartusII5.1.1 安裝QuartusII5.1.2 設置授權文件路徑5.2 VHDL描述的硬件實現(xiàn)5.2.1 創(chuàng)建工程項目文件5.2.2 輸入設計文件5.2.3 器件設置5.2.4 編譯設計項目5.2.5 仿真設計項目5.2.6 下載編程5.3 本章小結第6章 典型電路描述實例6.1 組合邏輯電路描述實例6.1.1 BCD碼——7段LED顯示譯碼器6.1.2 4位數(shù)值比較器6.1.3 雙4位緩沖器6.1.4 8位雙向緩沖器6.2 觸發(fā)器描述實例6.2.1 主從式J.K觸發(fā)器6.2.2 D觸發(fā)器6.3 時序邏輯電路描述實例6.3.1 整數(shù)分頻器6.3.2 串行輸入、并行輸出移位寄存器6.3.3 并行輸入、串行輸出移位寄存器6.3.4 單脈沖發(fā)生器6.3.5 波形發(fā)生器6.3.6 HDB3編碼器6.4 本章小結第7章 常用程序包7.1 STD庫中的程序包7.1.1 標準程序包STANDARD7.1.2 文本輸入／輸出程序包TEXTIO7.2 IEEEVHDL 庫中的常用程序包7.2.1 標準邏輯程序包STDLOGIC11647.2.2 標準邏輯算術程序包STDLOGICARITH7.2.3 標準邏輯無符號數(shù)組擴展程序包STDLOGICUNSIGNED7.2.4 標準邏輯帶符號數(shù)組擴展程序包STDLOGICSIGNED7.3 本章小結附錄A VHDL保留字附錄B VHDL預定義屬性B.1 類型和子類型的屬性B.2 數(shù)組的屬性B.3 其值為信號值的屬性B.4 其值與信號有關的屬性B.5 為塊和設計實體聲明的屬性參考文獻.

章節(jié)摘錄

　　計數(shù)器和小容量存儲器等邏輯器件，被制作成SSI／MSI的標準產(chǎn)品，其生產(chǎn)批量大、成本低、器件工作速度快，是數(shù)字系統(tǒng)在傳統(tǒng)設計中最為常用的邏輯器件。但由于這類器件的集成度低，由它們構成的數(shù)字系統(tǒng)所用的芯片數(shù)量多，系統(tǒng)的硬件規(guī)模大，印刷電路板面積大、走線復雜、焊點多，從而導致系統(tǒng)的可靠性降低、功耗增大。另外，這類器件的功能確定，用戶無法修改，系統(tǒng)的保密性低，而且印刷電路板制成后，修改設計也很困難。　　后來出現(xiàn)的大規(guī)模／超大規(guī)模（LSI/NLSI）通用集成電路，例如微處理器、單片機、存儲器和可編程外圍電路芯片等，具有集成度高、功耗較小的優(yōu)點，而且很多器件的邏輯功能可以由軟件進行配置，因此在很大程度上減小了數(shù)字系統(tǒng)的硬件規(guī)模，系統(tǒng)的可靠性和靈活性也大大提高了。但這類器件的工作速度不高，而且仍需要若干SSI／MSI標準集成電路與之配合才能構成完整的系統(tǒng)?！　Ｓ眉呻娐罚ˋSIC）是專門為某種或幾種特定功能而設計制造的，其集成度高、功耗小、工作速度快，一片ASIC能夠代替一塊包含若干片通用集成電路的印刷電路板，甚至一個完整的數(shù)字系統(tǒng)。所以，ASIC可以大大降低設備價格，縮短研制周期，簡化數(shù)字系統(tǒng)的生產(chǎn)過程，降低功耗，減少體積，減輕重量，提高設備的可靠性，同時也使得設備難以被仿制。目前，在數(shù)字系統(tǒng)中，已大量采用ASIC來簡化系統(tǒng)設計，提高數(shù)字系統(tǒng)的可靠性和降低成本?！　?.1按制造方法分類法　　分類全定制方式（Full-CustomDesignApproach）芯片的各層掩膜都是按特定電路功能專門設計制造的，設計者綜合考慮了芯片版圖的布局布線等技術細節(jié)，使芯片的性能、面積、功耗和成本等指標達到最佳，從而使得設計周期變長，設計成本提高，而且風險大。因此全定制方式只適用于設計成熟、生產(chǎn)批量非常大的場合。全定制方式既適用于通用集成電路的制造，也適用于專用集成電路（ASIC）的制造。半定制方式（Semi.CustomDesignApproach）設計者在集成電路制造廠商提供的半成品（例如通用母片、可編程邏輯器件等）的基礎之上增加互連線掩膜或者設定邏輯功能，從而縮短設計周期、降低設計成本。半定制方式適用于生產(chǎn)批量不大的場合。按照不同的邏輯實現(xiàn)方法，半定制方式主要有門陣列法、門海法、標準單元法和可編程邏輯器件法四類。門陣列（Gate.Array）法用大量規(guī)則排列的預制門陣列形成電路中的基本門電路，例如與非門、或非門、反相器、傳輸門或其他電路單元等。在門陣列之間留有布線通道，從而構成門陣列母片。設計者在門陣列母片上按不同的電路功能追加金屬連線的掩膜，最終完成芯片的電路設計。　　由于事先留下的每一布線通道的布線容量有限，如果連線過多則布通率就會下降。雖然可以通過增加金屬連線層來提高布通率，但這會降低芯片面積的利用率。

編輯推薦

　　簡明、系統(tǒng)地講NwlDL設計方法　　跳出單純的語句、語法介紹　　適合電子信息工程、通信工程、自動化等專業(yè)　　優(yōu)秀技術實訓教程

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