VHDL數(shù)字系統(tǒng)設(shè)計(jì)

前言

　　數(shù)字系統(tǒng)設(shè)計(jì)是電子信息類專業(yè)本科生的主要專業(yè)課程之一。隨著專用集成電路（ASIC）技術(shù)的發(fā)展，以通用集成電路為主的傳統(tǒng)設(shè)計(jì)方法，已經(jīng)不能適應(yīng)目前的數(shù)字系統(tǒng)設(shè)計(jì)要求。我們于1998年在電子信息類專業(yè)的本科生教學(xué)中開設(shè)了基于硬件描述語(yǔ)言VHDL的數(shù)字系統(tǒng)設(shè)計(jì)課程，積累了一些教學(xué)經(jīng)驗(yàn)。　　本書是在總結(jié)數(shù)字系統(tǒng)設(shè)計(jì)課程教學(xué)經(jīng)驗(yàn)的基礎(chǔ)上，參考有關(guān)文獻(xiàn)資料和其他教材編寫而成的。主要針對(duì)教學(xué)課時(shí)有限的情況下，使學(xué)生能夠較快地掌握利用電子設(shè)計(jì)自動(dòng)化（EDA）工具設(shè)計(jì)數(shù)字系統(tǒng)的方法，同時(shí)學(xué)習(xí)與數(shù)字集成電路和可編程邏輯器件（PLD）有關(guān)的基本知識(shí)?！　〉?章從介紹數(shù)字集成電路和可編程邏輯器件的基本知識(shí)入手，逐步介紹數(shù)字系統(tǒng)的設(shè)計(jì)工具和設(shè)計(jì)方法，以及與之相關(guān)的知識(shí)產(chǎn)權(quán)核（IPCore）和優(yōu)化設(shè)計(jì)等概念，使讀者對(duì)數(shù)字系統(tǒng)設(shè)計(jì)有一個(gè)較全面的初步了解。第2章至第4章，將硬件描述語(yǔ)言VHDL作為設(shè)計(jì)手段，向?qū)W生介紹基于VHDL的數(shù)字系統(tǒng)設(shè)計(jì)方法，并盡力體現(xiàn)描述、劃分、綜合和驗(yàn)證等工作在數(shù)字系統(tǒng)設(shè)計(jì)中的運(yùn)用，同時(shí)強(qiáng)調(diào)了基于寄存器的設(shè)計(jì)和可綜合的寄存器傳輸級(jí)（RTL）編碼原則。第5章通過(guò)一個(gè)三相六拍順序脈沖發(fā)生器的設(shè)計(jì)實(shí)例，從QuartusII集成開發(fā)環(huán)境的安裝和授權(quán)文件設(shè)置開始，將一個(gè)VHDI_一描述的硬件實(shí)現(xiàn)過(guò)程展示給讀者。第6章展示了一些典型數(shù)字單元電路的VHDL描述實(shí)例。在實(shí)踐教學(xué)中，可以將這些實(shí)例改動(dòng)后作為實(shí)驗(yàn)項(xiàng)目開設(shè)實(shí)驗(yàn)課，使讀者將理論學(xué)習(xí)與實(shí)踐動(dòng)手有機(jī)結(jié)合，鞏固所學(xué)知識(shí)。第7章將VHDL標(biāo)準(zhǔn)設(shè)計(jì)庫(kù)中的標(biāo)準(zhǔn)程序包（STAN.DARD）、文本輸入／輸出程序包（TEXTIO），和IEEEVHDL設(shè)計(jì)庫(kù)中的StdJ，ogic_1164、Stdj，ogic-Arith、Std_I，ogic-LJnsigned、Stdj，ogic.一Signed等常用程序包的源代碼，特別是一些包體的源代碼介紹給學(xué)生，讓學(xué)生學(xué)習(xí)和了解VHDI一共享機(jī)制的描述技巧。.　　建議本課程的授課時(shí)數(shù)為50～60學(xué)時(shí)，其中包括16～20學(xué)時(shí)的實(shí)驗(yàn)課時(shí)，即理論學(xué)時(shí)與實(shí)踐學(xué)時(shí)之比約為2：1?！　”緯饕衫钚?、張海燕編寫，在本書第7章的編寫過(guò)程中，得到了姚利華同學(xué)的熱心幫助，在此表示衷心感謝！另外參與編寫的還有管殿柱、宋一兵、李文秋、田東、宋綺、趙景波、趙景偉、張洪信、王獻(xiàn)紅、付本國(guó)、談世哲、張軒、劉平、張憲海、林晶、林琳、柴永生、宿曉寧、齊薇、馬震、李仲等。

內(nèi)容概要

　　《VHDL數(shù)字系統(tǒng)設(shè)計(jì)》是一本重點(diǎn)介紹硬件描述語(yǔ)VHDL及其數(shù)字系統(tǒng)設(shè)計(jì)、應(yīng)用的專業(yè)圖書。全書包含5部分內(nèi)容，第1章從數(shù)字集成電路和可編程邏輯器件的基本知識(shí)入手，逐步介紹數(shù)字系統(tǒng)的設(shè)計(jì)工具和設(shè)計(jì)方法，以及與之相關(guān)的知識(shí)產(chǎn)權(quán)核（IPCore）和優(yōu)化設(shè)計(jì)等概念；第2章至第4章將硬件描述語(yǔ)言VHDL作為設(shè)計(jì)手段，介紹基于VHDL的數(shù)字系統(tǒng)設(shè)計(jì)方法；第5章通過(guò)一個(gè)具體實(shí)例展示了VHDL，描述的硬件實(shí)現(xiàn)過(guò)程；第6章展示了一些典型數(shù)字單元電路的VHDL描述實(shí)例；第7章將一些常用程序包的源代碼——特別是包體的源代碼介紹給讀者，以便了解VHDL共享機(jī)制的描述技巧?！　　禫HDL數(shù)字系統(tǒng)設(shè)計(jì)》內(nèi)容淺顯，邏輯清晰，知識(shí)與實(shí)例緊密結(jié)合，適合電子信息工程、通信工程、計(jì)算機(jī)、自動(dòng)化等專業(yè)師生，也可作為授課教材或者主要參考書。

書籍目錄

第1章 概論1.1 數(shù)字集成電路分類1.1.1 按生產(chǎn)工藝分類1.1.2 按生產(chǎn)目.的分類1.1.3 按制造方法分類1.2 可編程邏輯器件簡(jiǎn)介1.2.1 PLD的分類1.2.2 PLD的發(fā)展歷程1.3 數(shù)字系統(tǒng)的設(shè)計(jì)工具與設(shè)計(jì)流程1.3.1 數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化技術(shù)的發(fā)展歷程1.3.2 、數(shù)字系統(tǒng)的設(shè)計(jì)流程1.4 知識(shí)產(chǎn)權(quán)核（Core，IP Core）1.5 數(shù)字系統(tǒng)設(shè)計(jì)中的其他問(wèn)題1.5.1 優(yōu)化設(shè)計(jì)1.5.2 時(shí)鐘信號(hào)與復(fù)位信號(hào)設(shè)計(jì)1.5.3 數(shù)字系統(tǒng)的可觀察性設(shè)計(jì)1.6 本章小結(jié)1.7 習(xí)題第2章 硬件描述語(yǔ)言VHDL入門2.1 VHDL的由來(lái)2.2 位全加器的描述實(shí)例2.3 基本的VHDL模型結(jié)構(gòu)2.3.1 設(shè)計(jì)實(shí)體2.3.2 實(shí)體聲明2.3.3 結(jié)構(gòu)體2.4 VHDL標(biāo)識(shí)符2.4.1 基本標(biāo)識(shí)符2.4.2 擴(kuò)展標(biāo)識(shí)符2.5 VHDL對(duì)象2.6 VHDL數(shù)據(jù)類型和子類型2.6.1 文字2.6.2 標(biāo)量類型2.6.3 復(fù)合類型2.6.4 子類型2.6.5 類型轉(zhuǎn)換2.7 屬性2.8 運(yùn)算符與聚合賦值2.8.1 算術(shù)運(yùn)算符2.8.2 邏輯運(yùn)算符2.8.3 關(guān)系運(yùn)算符2.8.4.連接運(yùn)算符2.8.5 聚合賦值2.9 本章小結(jié)2.1 0習(xí)題第3章 VHDL基本語(yǔ)句3.1 仿真與延遲3.1.1 仿真△機(jī)制3.1.2 延遲3.2 進(jìn)程語(yǔ)句與WAIT語(yǔ)句3.2.1 進(jìn)程語(yǔ)句3.2.2 WAIT語(yǔ)句3.3 順序語(yǔ)句3.3.1 變量賦值語(yǔ)句3.3.2 信號(hào)賦值語(yǔ)句3.3.3多驅(qū)動(dòng)源信號(hào)——決斷信號(hào)3.3.4 IF語(yǔ)句3.3.5 CASE語(yǔ)句3.3.6 NULL語(yǔ)句3.3.7 I+OOP語(yǔ)句3.3.8 NEXq語(yǔ)句與EXIT語(yǔ)句3.3.9 過(guò)程調(diào)用語(yǔ)句與RETLJRN語(yǔ)句3.3.1 0斷言語(yǔ)句與REPORT語(yǔ)句3.4 并行語(yǔ)句3.4.1 塊語(yǔ)句3.4.2 并行信號(hào)賦值語(yǔ)句3.4.3 并行過(guò)程調(diào)用語(yǔ)句3.4.4 并行斷言語(yǔ)句3.4.5 元件例化語(yǔ)句3.4.6 生成語(yǔ)句3.5 本章小結(jié)3.6 習(xí)題第4章 VHDL.深入4.1 子程序4.1.1 函數(shù)4.1.2 過(guò)程4.2 程序包和設(shè)計(jì)庫(kù)4.2.1 程序包4.2.2 預(yù)定義程序包4.2.3 十字路口交通信號(hào)燈控制器4.3 重載4.3.1 子程序重載4.3.2 運(yùn)算符重載4.4 決斷信號(hào)與決斷函數(shù)4.4.1 決斷信號(hào)的聲明4.4.2 決斷函數(shù)4.5 配置4.5.1 默認(rèn)連接和默認(rèn)配置4.5.2 己件配置4.5.3 結(jié)構(gòu)體中聲明的元件配置4.5.4 塊的配置4.6 本章小結(jié)4.7 習(xí)題第5章 VHDL 描述的實(shí)現(xiàn)5.1 EDA集成軟件QuartusII5.1.1 安裝QuartusII5.1.2 設(shè)置授權(quán)文件路徑5.2 VHDL描述的硬件實(shí)現(xiàn)5.2.1 創(chuàng)建工程項(xiàng)目文件5.2.2 輸入設(shè)計(jì)文件5.2.3 器件設(shè)置5.2.4 編譯設(shè)計(jì)項(xiàng)目5.2.5 仿真設(shè)計(jì)項(xiàng)目5.2.6 下載編程5.3 本章小結(jié)第6章 典型電路描述實(shí)例6.1 組合邏輯電路描述實(shí)例6.1.1 BCD碼——7段LED顯示譯碼器6.1.2 4位數(shù)值比較器6.1.3 雙4位緩沖器6.1.4 8位雙向緩沖器6.2 觸發(fā)器描述實(shí)例6.2.1 主從式J.K觸發(fā)器6.2.2 D觸發(fā)器6.3 時(shí)序邏輯電路描述實(shí)例6.3.1 整數(shù)分頻器6.3.2 串行輸入、并行輸出移位寄存器6.3.3 并行輸入、串行輸出移位寄存器6.3.4 單脈沖發(fā)生器6.3.5 波形發(fā)生器6.3.6 HDB3編碼器6.4 本章小結(jié)第7章 常用程序包7.1 STD庫(kù)中的程序包7.1.1 標(biāo)準(zhǔn)程序包STANDARD7.1.2 文本輸入／輸出程序包TEXTIO7.2 IEEEVHDL 庫(kù)中的常用程序包7.2.1 標(biāo)準(zhǔn)邏輯程序包STDLOGIC11647.2.2 標(biāo)準(zhǔn)邏輯算術(shù)程序包STDLOGICARITH7.2.3 標(biāo)準(zhǔn)邏輯無(wú)符號(hào)數(shù)組擴(kuò)展程序包STDLOGICUNSIGNED7.2.4 標(biāo)準(zhǔn)邏輯帶符號(hào)數(shù)組擴(kuò)展程序包STDLOGICSIGNED7.3 本章小結(jié)附錄A VHDL保留字附錄B VHDL預(yù)定義屬性B.1 類型和子類型的屬性B.2 數(shù)組的屬性B.3 其值為信號(hào)值的屬性B.4 其值與信號(hào)有關(guān)的屬性B.5 為塊和設(shè)計(jì)實(shí)體聲明的屬性參考文獻(xiàn).

章節(jié)摘錄

　　計(jì)數(shù)器和小容量存儲(chǔ)器等邏輯器件，被制作成SSI／MSI的標(biāo)準(zhǔn)產(chǎn)品，其生產(chǎn)批量大、成本低、器件工作速度快，是數(shù)字系統(tǒng)在傳統(tǒng)設(shè)計(jì)中最為常用的邏輯器件。但由于這類器件的集成度低，由它們構(gòu)成的數(shù)字系統(tǒng)所用的芯片數(shù)量多，系統(tǒng)的硬件規(guī)模大，印刷電路板面積大、走線復(fù)雜、焊點(diǎn)多，從而導(dǎo)致系統(tǒng)的可靠性降低、功耗增大。另外，這類器件的功能確定，用戶無(wú)法修改，系統(tǒng)的保密性低，而且印刷電路板制成后，修改設(shè)計(jì)也很困難?！　『髞?lái)出現(xiàn)的大規(guī)模／超大規(guī)模（LSI/NLSI）通用集成電路，例如微處理器、單片機(jī)、存儲(chǔ)器和可編程外圍電路芯片等，具有集成度高、功耗較小的優(yōu)點(diǎn)，而且很多器件的邏輯功能可以由軟件進(jìn)行配置，因此在很大程度上減小了數(shù)字系統(tǒng)的硬件規(guī)模，系統(tǒng)的可靠性和靈活性也大大提高了。但這類器件的工作速度不高，而且仍需要若干SSI／MSI標(biāo)準(zhǔn)集成電路與之配合才能構(gòu)成完整的系統(tǒng)?！　Ｓ眉呻娐罚ˋSIC）是專門為某種或幾種特定功能而設(shè)計(jì)制造的，其集成度高、功耗小、工作速度快，一片ASIC能夠代替一塊包含若干片通用集成電路的印刷電路板，甚至一個(gè)完整的數(shù)字系統(tǒng)。所以，ASIC可以大大降低設(shè)備價(jià)格，縮短研制周期，簡(jiǎn)化數(shù)字系統(tǒng)的生產(chǎn)過(guò)程，降低功耗，減少體積，減輕重量，提高設(shè)備的可靠性，同時(shí)也使得設(shè)備難以被仿制。目前，在數(shù)字系統(tǒng)中，已大量采用ASIC來(lái)簡(jiǎn)化系統(tǒng)設(shè)計(jì)，提高數(shù)字系統(tǒng)的可靠性和降低成本。　　1.1按制造方法分類法　　分類全定制方式（Full-CustomDesignApproach）芯片的各層掩膜都是按特定電路功能專門設(shè)計(jì)制造的，設(shè)計(jì)者綜合考慮了芯片版圖的布局布線等技術(shù)細(xì)節(jié)，使芯片的性能、面積、功耗和成本等指標(biāo)達(dá)到最佳，從而使得設(shè)計(jì)周期變長(zhǎng)，設(shè)計(jì)成本提高，而且風(fēng)險(xiǎn)大。因此全定制方式只適用于設(shè)計(jì)成熟、生產(chǎn)批量非常大的場(chǎng)合。全定制方式既適用于通用集成電路的制造，也適用于專用集成電路（ASIC）的制造。半定制方式（Semi.CustomDesignApproach）設(shè)計(jì)者在集成電路制造廠商提供的半成品（例如通用母片、可編程邏輯器件等）的基礎(chǔ)之上增加互連線掩膜或者設(shè)定邏輯功能，從而縮短設(shè)計(jì)周期、降低設(shè)計(jì)成本。半定制方式適用于生產(chǎn)批量不大的場(chǎng)合。按照不同的邏輯實(shí)現(xiàn)方法，半定制方式主要有門陣列法、門海法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法四類。門陣列（Gate.Array）法用大量規(guī)則排列的預(yù)制門陣列形成電路中的基本門電路，例如與非門、或非門、反相器、傳輸門或其他電路單元等。在門陣列之間留有布線通道，從而構(gòu)成門陣列母片。設(shè)計(jì)者在門陣列母片上按不同的電路功能追加金屬連線的掩膜，最終完成芯片的電路設(shè)計(jì)?！　∮捎谑孪攘粝碌拿恳徊季€通道的布線容量有限，如果連線過(guò)多則布通率就會(huì)下降。雖然可以通過(guò)增加金屬連線層來(lái)提高布通率，但這會(huì)降低芯片面積的利用率。

編輯推薦

　　簡(jiǎn)明、系統(tǒng)地講NwlDL設(shè)計(jì)方法　　跳出單純的語(yǔ)句、語(yǔ)法介紹　　適合電子信息工程、通信工程、自動(dòng)化等專業(yè)　　優(yōu)秀技術(shù)實(shí)訓(xùn)教程

圖書封面

評(píng)論、評(píng)分、閱讀與下載

---

    VHDL數(shù)字系統(tǒng)設(shè)計(jì) PDF格式下載

---