SystemVerilog硬件設計及建模

內(nèi)容概要

　　本書是介紹SystemVetilog（Verilog-2005）的實用圖書。書中深入淺出地介紹SystemVerilog相比于Verilog新增加的特性，包括新的數(shù)據(jù)類型、操作符、過程塊語句以及適于SoC設計的接口結(jié)構(gòu)，這些新增加的特性大大提高Verilog的高層抽象能力，彌補’Verilog底層描述能力強但系統(tǒng)級描述能力弱的缺點。為了進一步說明這些新的數(shù)據(jù)類型、操作符和過程語　　句，本書對Verilog語句中的數(shù)據(jù)類型、操作符以及過程語句的仿真行為進行深入的分析，以便于讀者加深對Verilog的理解。此外，本書還介紹Sys—temVerilog增加的一些系統(tǒng)連接描述方法，相對于Verilog-2001，這些方法可以進一步簡化系統(tǒng)連接，提高設計效率。本書提供許多代碼例子，這些例子可以從網(wǎng)上下載，有助于讀者對SystemVerilog的學習?！　”緯晒┚哂幸欢╒erilog基礎的電路設計工程技術(shù)人員使用，同時可作為高等院校相關(guān)專業(yè)學生參考書。

作者簡介

　　Stuart Sutherland：SystemVerilog和Verilog應用方面的資深專家。早在1993年電氣和電子工程師學會（IEEE）標準化工作剛開始時，就致力于Verilog語言的研究工作，并同時擔任IEEE Verilog標準委員會成員（任Verilog PLI任務組主席和聯(lián)合主席）和IEEE SystemVerilog標準委員會成員（任SystemVerilog Language Refe—fence Manual一書的編輯）。他擁有20多年的硬件設計經(jīng)驗，以及超過17年的Ver　　ilog設計經(jīng)驗，是Sutherland HDL公司的創(chuàng)始人，在該公司負責提供專業(yè)級的HDL培訓服務。他擁有計算機科學方向電子工程技術(shù)專業(yè)學士學位，是The Verilog PLI Handbook和Verilog一2001：A Guide to the New Features of the Verilog HDL的作　　者?！　imon Davidmann：從1978年開始致力于HDL的研究，是英國布魯耐爾大學HILO小組的成員之一。他在1984年成為Simmons Percussion的實時專業(yè)音樂設備的ASIC設計師和嵌入式軟件開發(fā)人員；1988年開始研究Verilog，并成為GDA公司（Gateway Design Automation）的第一個歐洲雇員；在歐洲創(chuàng)建了Chronologic Simu—lation公司、Virtual Chips公司（InSilicon公司）的歐洲辦事處，后來又成為Ambit De—sign公司的歐洲代理人；1998年參與創(chuàng)建了Co—Design Automation公司，并參與開發(fā)了SUPERLOG語言。作為Co—Design公司的CEO，他在SUPERLOG語言轉(zhuǎn)換到Accellera標準組織，并成為SystemVeri!og前身的過程中發(fā)揮了重要作用。David—mann是Accellera SystemVerilog和IEEE 1364 Verilog委員會的成員，是多個技術(shù)公司和EDA公司的顧問和主要成員，還是倫敦大學Queen Mary學院數(shù)字系統(tǒng)系的客座教授。2005年Davidmann創(chuàng)建了Imperas公司，擔任總裁兼CEO?！　eter Flake：co—Design Automation公司的創(chuàng)始人之一，是該公司的主要技術(shù)人員，SUPERLOG語言的主要締造者。2002年Synopsys公司收購Co—Design公司后，他成為Synopsys公司的科研人員。Flake在EDA領域的工作生涯超過30年：當他在英國布魯耐爾大學和Gen Rad公司時，就是HILO開發(fā)項目的語言架構(gòu)師和項目領導者，HILO是20世紀80年代早期和中期第一個商用的基于HDL的仿真、故障仿真和時序分析系統(tǒng)。2005年他成為Imperas公司的首席科學家。他擁有英國劍橋大學的藝術(shù)碩士學位，并在多個學術(shù)會議上作過有關(guān)HDL的報告。

書籍目錄

第1章 SystemVerilog介紹1.1 SystemVeriIog起源1.1.1 SystemVerilog標準的發(fā)展歷程1.1.2 SystemVerilog獲得的捐贈1.2 SystemVerilog針對硬件設計的關(guān)鍵增強1.3 小結(jié)第2章 SystemVerilog聲明的位置2.1 包(package)2.1.1 包的定義2.1.2 引用包的內(nèi)容2.1.3 綜合指導2.2 Sunit編譯單元聲明2.2.1 編碼指導2.2.2 SystemVerilog標識符搜索規(guī)則2.2.3 源代碼順序2.2.4 將包導入Sunit的編碼原則2.2.5 綜合指導2.3 未命名語句塊中的聲明2.3.1 未命名塊中的局部變量2.4 仿真時間單位和精度2.4.1 Verilog編譯指令timescale2.4.2 包含時間單位的時間值2.4.3 范圍級（scope—level）時間單位和精度2.4.4 編譯單元的時間單位和精度2.5 小結(jié)第3章 SystemVerilog文本值和數(shù)據(jù)類型3.1 加強的文本值賦值3.2 define增強3.2.1 字符串內(nèi)的宏變量替換3.2.2 通過宏建立標識符名3.3 SystemVerilog變量3.3.1 對象類型和數(shù)據(jù)類型3.3.2 SystemVerilog四態(tài)變量3.3.3 SystemVerilog兩態(tài)變量3.3.4 顯式及隱式變量和線網(wǎng)類型3.3.5 綜合指導3.4 在RTL模型中使用兩態(tài)類型3.4.1 兩態(tài)類型的特點3.4.2 兩態(tài)類型和四態(tài)類型仿真3.4.3 在case語句中使用兩態(tài)類型3.5 數(shù)據(jù)類型規(guī)則的放寬3.6 有符號和無符號修飾符3.7 靜態(tài)和自動變量3.7.1 靜態(tài)變量和自動變量的初始化3.7.2 自動變量的綜合指導3.7.3 靜態(tài)和自動變量的使用原則3.8 變量初始化的確定性3.8.1 初始化確定機制3.8.2 時序邏輯的異步輸入初始化3.9 強制類型轉(zhuǎn)換3.9.1 靜態(tài)轉(zhuǎn)換（編譯時轉(zhuǎn)換）3.9.2 動態(tài)強制類型轉(zhuǎn)換3.9.3 綜合指導3.10 常數(shù)3.11 小結(jié)第4章 用戶自定義和枚舉數(shù)據(jù)類型4.1 用戶自定義類型4.1.1 局部typedef聲明4.1.2 共享typedef定義4.1.3 用戶自定義類型的命名習慣4.2 枚舉數(shù)據(jù)類型4.2.1 枚舉類型標簽序列4.2.2 枚舉類型標簽作用域4.2.3 枚舉類型值4.2.4 枚舉類型的基類……第5章 數(shù)組、結(jié)構(gòu)體和聯(lián)合體第6章 SystemVerilog過程塊、任務和函數(shù)第7章 過程語句第8章 有限狀態(tài)機建模第9章 層次化設計第10章 接口第11章 一個完整設計的建模第12章 行為級和交易級建模附錄A SystemVerilog形式定義（BNF）附錄B Verilog和SystemVerilog保留關(guān)鍵字附錄C SUPERLOG的歷史，即SystemVerilog的開端

編輯推薦

　　《SystemVerilog硬件設計及建?！诽峁┰S多代碼例子，這些例子可以從網(wǎng)上下載，有助于讀者對SystemVerilog的學習。　　《SystemVerilog硬件設計及建?！房晒┚哂幸欢╒erilog基礎的電路設計工程技術(shù)人員使用，同時可作為高等院校相關(guān)專業(yè)學生參考書。

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