VLSI設(shè)計(jì)方法與項(xiàng)目實(shí)施

內(nèi)容概要

本書以系統(tǒng)級芯片LCD控制器為例，以數(shù)?；旌蟅LSI電路設(shè)計(jì)流程為線索，系統(tǒng)地分析了VLSI系統(tǒng)設(shè)計(jì)方法，介紹了其設(shè)計(jì)平臺(tái)及流行EDA軟件。    全書包含四大部分共18章，體現(xiàn)了VLSI項(xiàng)目的設(shè)計(jì)流程。第一部分（第 1，2章）為緒論。第1章介紹了集成電路設(shè)計(jì)項(xiàng)目管理的基礎(chǔ)知識；第2章簡要介紹了VLSI項(xiàng)目的設(shè)計(jì)流程，并對LCD控制器項(xiàng)目進(jìn)行了整體介紹。第二部分（第3～10章）為數(shù)字集成電路設(shè)計(jì)。按照數(shù)字集成電路的設(shè)計(jì)流程依次介紹了Verilog HDL設(shè)計(jì)、FPGA設(shè)計(jì)與原型驗(yàn)證、低功耗設(shè)計(jì)、綜合、可測性設(shè)計(jì)、半定制版圖的設(shè)計(jì)與驗(yàn)證、后仿真。第三部分（第11～15章）為模擬集成電路設(shè)計(jì)。第ll～14章由淺入深地介紹了運(yùn)算放大器、基準(zhǔn)源、鎖相環(huán)頻率合成器的設(shè)計(jì)和仿真方法；第15章以鎖相環(huán)為例，介紹了全定制版圖的設(shè)計(jì)方法。第四部分（第16～18章）為數(shù)?；旌霞呻娐吩O(shè)計(jì)，包括數(shù)?；旌闲盘柤呻娐返脑O(shè)計(jì)方法、仿真技術(shù)和版圖設(shè)計(jì)。    本書適于作為高等院校電子信息類專業(yè)的本科生教材，也適于相關(guān)專業(yè)科研人員和研究生閱讀。

書籍目錄

第一部分 緒論　第1章 集成電路設(shè)計(jì)項(xiàng)目管理　　1.1 項(xiàng)目管理基礎(chǔ)　　1.2 項(xiàng)目計(jì)劃與跟蹤　　1.3 項(xiàng)目風(fēng)險(xiǎn)管理　　1.4 項(xiàng)目團(tuán)隊(duì)　　1.5 集成電路設(shè)計(jì)項(xiàng)目文檔工作　　1.6 項(xiàng)目管理的工具軟件　　1.7 小結(jié)　第2章 ASIC設(shè)計(jì)工程　　2.1 ASIC項(xiàng)目立項(xiàng)　　2.2 總體結(jié)構(gòu)設(shè)計(jì)　　2.3 子模塊的功能定義　　2.4 子模塊的設(shè)計(jì)和仿真　　2.5 總體仿真、綜合和測試向量生成　　2.6 FPGA原型驗(yàn)證　　2.7 版圖和后端階段　　2.8 ASICSign-一Off　　2.9 ASIC測試　　2.10 ASIC設(shè)計(jì)數(shù)據(jù)歸檔　　2.11 小結(jié)第二部分 數(shù)字集成電路設(shè)計(jì)　第3章 數(shù)字集成電路設(shè)計(jì)概述　　3.1 數(shù)字集成電路設(shè)計(jì)流程　　3.2 規(guī)格定義　　3.3 系統(tǒng)構(gòu)架的基本原則　　3.4 小結(jié)　第4章 數(shù)字電路的Verilog HDL設(shè)計(jì)　　4.1 Verilog HDL基礎(chǔ)　　4.2 Verilog HDL程序設(shè)計(jì)　　4.3 Verilog HDL編碼規(guī)范　　4.4 Verilog HDL設(shè)計(jì)仿真　　4.5 小結(jié)　第5章 FPGA設(shè)計(jì)與原型驗(yàn)證　　5.1 FPGA的基本概念　　5.2 FPGA驗(yàn)證方案的設(shè)計(jì)　　5.3 FPGA設(shè)計(jì)驗(yàn)證流程　　5.4 小結(jié)　第6章 數(shù)字集成電路的低功耗設(shè)計(jì)　　6.1 功耗的計(jì)算與分析　　6.2 低功耗設(shè)計(jì)策略　　6.3 低功耗設(shè)計(jì)實(shí)例　　6.4 小結(jié)　第7章 綜合　　7.1 綜合的基本概念　　7.2 設(shè)定綜合約束　　7.3 設(shè)計(jì)優(yōu)化　　7.4 分析、解決設(shè)計(jì)問題　　7.5 綜合中的測試問題　　7.6 綜合與布局后優(yōu)化　　7.7 綜合實(shí)例　　7.8 靜態(tài)時(shí)序分析　　7.9 物理綜合　　7.10 小結(jié)　第8章 數(shù)字集成電路的可測性設(shè)計(jì)　　8.1 DFT的基本概念　　8.2 掃描設(shè)計(jì)技術(shù)　　8.3 TetraMAX ATPG　　8.4 存儲(chǔ)器測試技術(shù)　　8.5 小結(jié)　第9章 數(shù)字半定制版圖的設(shè)計(jì)與驗(yàn)證　　9.1 版圖設(shè)計(jì)的基本理論　　9.2 基于Astro的版圖自動(dòng)布局布線　　9.3 基于Calibre的物理驗(yàn)證　　9.4 版圖設(shè)計(jì)與驗(yàn)證舉例　　9.5 小結(jié)　第10章 后仿真　　10.1 路徑延遲建?！　?0.2 時(shí)序檢測　　10.3 延遲反標(biāo)注后的仿真　　10.4 小結(jié)第三部分 模擬集成電路設(shè)計(jì)　第11章 模擬電路設(shè)計(jì)概述　　11.1 “數(shù)字時(shí)代”下的模擬電路　　11.2 模擬集成電路設(shè)計(jì)流程　　11.3 模擬集成電路的Hspice仿真　　11.4 小結(jié)　第12章 基本運(yùn)算放大器的設(shè)計(jì)　　12.1 運(yùn)算放大器的基本特點(diǎn)及電路構(gòu)成　　12.2 運(yùn)算放大器的設(shè)計(jì)指標(biāo)　　12.3 運(yùn)算放大器的穩(wěn)定性和頻率補(bǔ)償　　12.4 二級運(yùn)算放大器的設(shè)計(jì)過程　　12.5 仿真及結(jié)果　　12.6 性能提高途徑　　12.7 小結(jié)　第13章 基準(zhǔn)源的設(shè)計(jì)　　13.1 基準(zhǔn)源的設(shè)計(jì)指標(biāo)　　13.2 基準(zhǔn)源的電路設(shè)計(jì)過程　　13.3 基準(zhǔn)源的仿真及驗(yàn)證　　13.4 小結(jié)　第14章 鎖相環(huán)頻率合成器的設(shè)計(jì)　　14.1 頻率合成器的設(shè)計(jì)指標(biāo)　　14.2 頻率合成器系統(tǒng)參數(shù)的確定　　14.3 建模與仿真　　14.4 鎖相環(huán)頻率合成器模塊電路晶體管級設(shè)計(jì)與仿真　　14.5 小結(jié)　第15章 全定制版圖的設(shè)計(jì)、驗(yàn)證及后仿真　　15.1 模擬集成電路版圖設(shè)計(jì)概述　　15.2 模擬集成電路版圖設(shè)計(jì)規(guī)則　　15.3 設(shè)計(jì)及驗(yàn)證平臺(tái)的建立　　15.4 全定制版圖設(shè)計(jì)技巧　　15.5 鎖相環(huán)模塊版圖設(shè)計(jì)及驗(yàn)證實(shí)例　　15.6 頻率合成器模塊的后仿真　　15.7 小結(jié)第四部分 數(shù)?；旌霞呻娐吩O(shè)計(jì)　第16章 混合信號集成電路設(shè)計(jì)概述　　16.1 混合信號集成電路設(shè)計(jì)的概念　　16.2 混合信號集成電路設(shè)計(jì)流程　　16.3 混合信號集成電路設(shè)計(jì)的關(guān)鍵技術(shù)　　16.4 小結(jié)　第17章 混合信號集成電路仿真　　17.1 混合信號集成電路仿真的意義　　17.2 混合信號驗(yàn)證平臺(tái)介紹　　17.3 Nanosim一VCS的仿真流程　　17.4 小結(jié)　第18章 混合信號電路的版圖設(shè)計(jì)　　18.1 混合信號電路的設(shè)計(jì)規(guī)劃　　18.2 混合信號電路的電源規(guī)劃　　18.3 設(shè)計(jì)實(shí)例　　18.4 小結(jié)參考文獻(xiàn)附錄 術(shù)語表

圖書封面

圖書標(biāo)簽Tags

無

評論、評分、閱讀與下載

---

    VLSI設(shè)計(jì)方法與項(xiàng)目實(shí)施 PDF格式下載

---