ALTERA可編程邏輯器件應(yīng)用技術(shù)

內(nèi)容概要

《ALTERA可編程邏輯器件應(yīng)用技術(shù)》是電子設(shè)計(jì)自動(dòng)化實(shí)踐指南系列教材之一?！禔LTERA可編程邏輯器件應(yīng)用技術(shù)》從初學(xué)者培訓(xùn)的角度出發(fā)，兼頤較高技術(shù)水平工程技術(shù)人員的需求，介紹了Altera公司的可編程邏輯器件的應(yīng)用技術(shù)，重點(diǎn)介紹了開(kāi)發(fā)軟件包MAX+plus II的應(yīng)用，內(nèi)容全面、實(shí)用，由淺入深，并融入筆者的經(jīng)驗(yàn)體會(huì)；同時(shí)書(shū)中扼要介紹了Altera公司第四代先進(jìn)的開(kāi)發(fā)軟件Quartusn II最后以豐富的實(shí)例引導(dǎo)讀者進(jìn)一步理解、消化軟件的應(yīng)用方法。全部實(shí)例都在實(shí)際系統(tǒng)上通過(guò)，具有很好的參考價(jià)值。
《ALTERA可編程邏輯器件應(yīng)用技術(shù)》是電子信息類各專業(yè)的本、?？茖W(xué)生學(xué)習(xí)可編程片上系統(tǒng)開(kāi)發(fā)技術(shù)的適用教材和實(shí)踐參考書(shū)，也可供有關(guān)專業(yè)的研究生和工程技術(shù)人員參考。

書(shū)籍目錄

第一章CPLD概述1.1 PLD的基本結(jié)構(gòu)與發(fā)展概況1.1.1 SPLD的基本結(jié)構(gòu)1.1.2 GAL的基本結(jié)構(gòu)、原理和應(yīng)用基礎(chǔ)1.1.3 GAL的編程  1.2  CPLD和FPGA的發(fā)展概況  1.2.1 CPLD的結(jié)構(gòu)特點(diǎn)1.2.2 CPLD的編程工藝1.2.3 FPGA的基本結(jié)構(gòu)1.3 ALTERA可編程邏輯器件1.3.1 Classic系列1.3.2 MAX系列器件1.3.3 Cyclone TM器件1.3.4 Stratix GX器件1.3.5 StratixTM器件1.3.6 APEX系列FPGA1.3.7 ACEX系列器件1.3.8 FLEX 10K系列FPGA芯片1.4.小結(jié)思考題  第二章  ALTERA可編程邏輯器件開(kāi)發(fā)平臺(tái)MAx+plus I2.1 MAX+plusⅡ概述2.1.1概述2.1.2設(shè)計(jì)流程2.2圖形輸入的操作2.2.1項(xiàng)目建立與圖形輸入2.2.2項(xiàng)目的編譯2.2.3項(xiàng)目的檢驗(yàn)2.2.4定時(shí)分析2.2.5  目標(biāo)器件選擇及其管腳的鎖定2.2.6器件的編程或配置2.2.7圖形設(shè)計(jì)法的實(shí)用技術(shù)2.3文本編輯方式與AHDL語(yǔ)言2.3.1概述2.3.2基本的AHDL設(shè)計(jì)結(jié)構(gòu)2.3.3 AHDL的基本元素2.3.4如何使用AHDL 2.4 MAX+plusⅡ設(shè)計(jì)進(jìn)階2.4.1幾種提高電路設(shè)計(jì)效率的方法2.4.2項(xiàng)目的層次結(jié)構(gòu)和文件系統(tǒng)2.4.3功能庫(kù)和IP核的應(yīng)用  2.5設(shè)計(jì)綜合及其資源優(yōu)化2.5.1選項(xiàng)說(shuō)明2.5.2 Pin／Location／Chip選項(xiàng)2.5.3 Timing Requirements選項(xiàng)2.5.4 Clique選項(xiàng)2.5.5 Logic Options選項(xiàng)2.5.6 Probe選項(xiàng) 2.5.7 Connected Pins選項(xiàng)2.5.8 Local Routing選項(xiàng)2.5.9 Global Project Device（）ptions選項(xiàng)2.5.10 Global Project Timing Requirements 2.5.1l Global Project Logic Synthesis選項(xiàng)2.5.12 lgnore Project Assignments選項(xiàng)2.5.13 Clear Project Assignments選項(xiàng)2.5.14 Back-Annotate Project選項(xiàng)2.5.15 Conveit Obsolete Assignment Format選項(xiàng)思考題第三章應(yīng)用Quartus I3.1應(yīng)用圖形化用戶接口的設(shè)計(jì)流程3.2命令行設(shè)計(jì)流程3.3設(shè)計(jì)輸入3.3.1建立工程3.3.2建立設(shè)計(jì)文件3.4編譯設(shè)計(jì)3.4.1指定當(dāng)前設(shè)計(jì)的約束條件3.4.2編譯的基本流程 3.5仿真..3.5.1  使用QuanusⅡ仿真器進(jìn)行仿真設(shè)計(jì)3.5.2建立波形文件3.5.3進(jìn)行PowerCauge功耗估算3.6布局布線3.6.1 Fitter與編譯工作模式間的關(guān)系3.6.2分析布局布線結(jié)果3.6.3布局布線的控制3.7時(shí)序分析3.7.1在OuartusⅡ軟件中進(jìn)行時(shí)序分析3.7.2查看時(shí)序分析結(jié)果3.7.3進(jìn)行分配與查看延時(shí)路徑3.8時(shí)序逼近3.8.1使用時(shí)序逼近布局圖3.8.2查看分配與布線3.8.3執(zhí)行分配3.8.4使用網(wǎng)表優(yōu)化實(shí)現(xiàn)時(shí)序逼近3.8.5  使用LogicLock區(qū)域?qū)崿F(xiàn)時(shí)序逼近3.9編程與配置第四章器件編程與配置4.1編程硬件4.2編程或配置模式4.3并口下載電纜ByteBlaster思考題第五章設(shè)計(jì)實(shí)例與技巧5.1數(shù)字鐘電路設(shè)計(jì)5.1.1系統(tǒng)分析設(shè)計(jì)5.1.2 Top-Down模塊設(shè)計(jì)5.2多波形發(fā)生器設(shè)計(jì)5.2.1電路工作原理5.2.2多波形發(fā)生器的實(shí)現(xiàn)5.3三位乘法器設(shè)計(jì)5.3.1三位乘法器電路設(shè)計(jì)基本原理5.3.2三位乘法器模塊實(shí)現(xiàn)5.4汽車尾燈控制電路設(shè)計(jì)5.4.1汽車尾燈控制電路設(shè)計(jì)原理5.4.2汽車尾燈控制電路頂層原理圖5.4.3模塊描述源程序  5.5簡(jiǎn)易頻率計(jì)設(shè)計(jì)5.5.1基準(zhǔn)時(shí)間產(chǎn)生模塊（fre-base） 5.5.2被測(cè)時(shí)鐘頻率計(jì)數(shù)模塊5.6時(shí)延環(huán)節(jié)模塊設(shè)計(jì)5.7并／串轉(zhuǎn)換模塊設(shè)計(jì)5.7.1單通道并／串轉(zhuǎn)換子模塊（p-s模塊）5.7.2多通道并／串轉(zhuǎn)換模塊（S-term模塊）5.8移位相加模塊設(shè)計(jì)5.8.1移位相加模塊原理分析5.8.2移位相加模塊電路實(shí)現(xiàn)。參考文獻(xiàn)

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《ALTERA可編程邏輯器件應(yīng)用技術(shù)》由科學(xué)出版社出版。

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