RTL設(shè)計スタイルガイド(Verilog-HDL編)第2版

內(nèi)容概要

RTL設(shè)計スタイルガイドは、RTLでのツールサポートなどにより設(shè)計生産性、品質(zhì)向上を?qū)g現(xiàn)するために守るべき同期設(shè)計ルールやHDL記述スタイルのノウハウをまとめたガイドラインです. これらのルールは、日本の半導(dǎo)體ベンダおよび電子機(jī)器製造會社が社內(nèi)で適用している論理回路設(shè)計ルールを一般化して、業(yè)界標(biāo)準(zhǔn)として制定したものです。現(xiàn)在、STARCクライアント各社では、設(shè)計現(xiàn)場での設(shè)計品質(zhì)向上のために、また社內(nèi)教育用として利用されています。
本設(shè)計スタイルガイドの構(gòu)成
「第1章　基本設(shè)計制約」
「第2章　RTL記述テクニック」
「第3章　RTL設(shè)計手法」
「第4章　検証のテクニック」
付録
「A-5 Design Compilerによる論理合成」
(VerilogHDL編)
「A-6 EncounterRTLによる論理合成」
(VHDL編)
「A-6 BuildGatesによる論理合成」

圖書封面

圖書標(biāo)簽Tags

無

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